| 课程号 |
04833730 |
学分 |
2 |
| 英文名称 |
Place and route labs |
| 先修课程 |
数字逻辑电路 |
| 中文简介 |
物理设计是数字集成电路设计实现过程，通常称为布局布线(Place-and-Route)，通过将门级网表进行布局布线等过程，实现数字设计由门级向物理版图的映射。随着集成电路工艺的不断发展，深亚微米集成电路物理设计给设计者提出了新的挑战，比如在时序收敛、电压降、串扰分析等方面带来设计挑战。
集成电路的物理设计的输入文件是逻辑综合之后的门级网表，经过布图规划、布局、时钟树综合、布线、版图检查等过程，输出用于半导体加工的版图数据。
布图规划阶段：布图规划主要包括芯片的大小 (area)、输入输出I／O单元的规划、宏模块的规划和电源规划等；
布局阶段：布局的任务主要是对标准单元和宏模块的布局。为了更好地实现时序收敛需要采用时序驱动的布局方式。此外，还包括对版图进行拥塞分析；
时钟树综合：时钟网络在所有信号网络中负载最大、走线最长、要求最苛刻，因此时钟树综合的质量直接影响芯片的性能。时钟树综合包括设置、综合、优化等过程；
布线阶段：布局和时钟树综合完成后，就需要各个模块和单元通过具体的互连线连接起来，完成所有信号的互联，从而才可实现芯片的功能。具体的实施包括全局布线、详细布线和布线修正等部分，布线的效果依赖于布局的方案以及工具本身的算法。
本课程安排10个实验，通过实验内容，学习掌握集成电路物理设计的基本知识和实际操作。通过课程学习，学生可以掌握布局布线的基本方法、工具使用、优化技巧等知识。
本课程的先修课为数字逻辑电路。
本课程为实验课，上课时间安排在两周，一共10次课，每次上机4小时。
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| 英文简介 |
Physical design is the implementation process for digital ICs. It is also refered as Place-and-Route. The design process will map the gate-level netlist to layout. As the semiconductor scales down, new challenges, such as timing closure, IR drop and crosstalks arise for physical designs.
In physical design, the netlists are put in and the design is processed by floorplanning, placing, clock-tree synthesizing, routing. The layout data is outputted for fabrication.
Floorplanning: The process will handle the area, the position of IOs and macros and the planning of power rails;
Placement: The process will place the standard cells and macros. The process is often driven by timing to meet timing closure. Congestion is also analyzed.
Clock-tree synthesis: The clock network is the most loaded and longest net in the design. The network should be optimized by synthesis for better timing.
Routing: All the cells and macros will be connected in the process by global routing, detail routing and repair.
The class will arrange ten labs for students to understand the physical design knowledge. Students will learn the basic methods, the tool application and skills for place-and-route.
The Digital Circuit is suggested as a pre-arranged class for the class.
The class will be taught in labs in 2 weeks. There are four class hours every day.
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| 开课院系 |
信息科学技术学院 |
| 通选课领域 |
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| 是否属于艺术与美育 |
否 |
| 平台课性质 |
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| 平台课类型 |
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| 授课语言 |
中文 |
| 教材 |
数字集成电路,rabaey,电子工业出版社,2017,集成电路静态时序分析与建模,刘峰,机械工业出版社,2016,超大规模集成电路物理设计,Khang,机械工业出版社,2014, |
| 参考书 |
1；
1；
1；
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| 教学大纲 |
本课程安排10个实验，通过相关实验内容，学习掌握集成电路物理设计的基本知识和实际操作。
1、实验基础知识：linux环境、自动布局布线工具基础、集成电路设计基本过程；8学时；
2、网表与物理库：门级网表、物理库、时序库；4学时；
3、规划与布局：版图规划的优化迭代；8学时；布图规划的主要内容包括芯片大小（die size）的规划、I/O规划、大量硬核或模块（hard core、block）的规划等，是对芯片内部结构的完整规划和设计；布图规划的合理与否直接关系到芯片的时序收敛、布线通畅（timing and routability）
4、时钟树综合：建立时间、保持时间、延迟时间、关键路径；8学时；时钟网络要驱动电路中所有的时序单元，所以时钟负载延时很大并且不平衡，需要插入缓冲器减小负载和平衡延时。时钟网络及其上的缓冲器构成了时钟树；优化目的是为了减小时钟偏差。
5、时序驱动的布线优化：时序优化；4学时；布线是继布局和时钟树综合之后的物理实现过程，其内容是将分布在芯片核内的模块、标准单元和输入输出接口单元按逻辑关系进行互连，完成他们之间的所有逻辑信号的互连，并为满足各种约束条件进行优化。
6、实验结果分析：根据报告来分析设计中出现的问题，进而修订所出现的问题；4学时；包括面积、时序、可靠性等是否满足设计要求，如果不满足需要返回进行迭代优化。
本课程为以实验教学为主，配合适当的课上讲解；实验方式为基于EDA软件的集成电路设计上机实验
；学生成绩评定根据实验内容完成情况以及提交课程实验报告综合评定。
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| 教学评估 |
贾嵩：
学年度学期：17-18-3，课程班：集成电路的物理设计实验1，课程推荐得分：null，教师推荐得分：null，课程得分分数段：80及以下；
学年度学期：18-19-3，课程班：集成电路的物理设计实验1，课程推荐得分：null，教师推荐得分：null，课程得分分数段：80及以下；
学年度学期：19-20-3，课程班：集成电路的物理设计实验1，课程推荐得分：null，教师推荐得分：null，课程得分分数段：80及以下；
学年度学期：20-21-3，课程班：集成电路的物理设计实验1，课程推荐得分：0.0，教师推荐得分：8.75，课程得分分数段：90-95；
学年度学期：22-23-3，课程班：集成电路的物理设计实验1，课程推荐得分：null，教师推荐得分：null，课程得分分数段：80及以下；
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