| 课程号 |
04833740 |
学分 |
2 |
| 英文名称 |
Logic Verification Methodology |
| 先修课程 |
数字逻辑电路 基于verilog的数字系统设计 |
| 中文简介 |
随着芯片设计的规模越来越大，功能越来越多，复杂度越来越高，传统直接测试（direct test）的思想和方式已经无法满足当今数字集成电路设计的验证需求，为提供效率更高且更行之有效的验证，工业界越来越流行使用基于SystemVerilog的UVM验证方法学。作为一种通用的验证手段，UVM Methodology 已经被三大EDA厂商（Cadence/Synopsys/Mentor）完美支持，并且被越来越多公司所接受和使用，DUT（design under test）从模块级别（module level），IP级别，到子系统（subsystem）乃至整个芯片系统（SoC）都可以利用UVM方法来验证。
本课程从介绍常用的流行验证方法学开始，讲解常用的基本语法，重点讲解UVM的验证思想，同时结合基础课程实验，使同学们对数字IC验证有直观且深刻的理解，为将来走上工作岗位打好坚实的基础。
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| 英文简介 |
As the scale of IC design becomes larger and larger, more and more features are implemented, so the chip design complexity becomes higher and higher. Traditional direct tests cannot satisfy the current digital IC design’s verification needs, to provide more efficient and effective verification approaches, SystemVerilog based UVM verification methodology are more and more popular among industrial companies. As a common method, UVM methodology is supported by key EDA tool suppliers(Cadence/Synopsys/Mentor), and can be applied to module level, IP level, subsystem level or even entire SoC system level verification.
The course will generally introduce popular verification approaches, such as Assertion, formal verification, SystemVerilog as well as UVM basics, and particularly focus on UVM based verification teaching, go along with associated labs, to make sure the audiences gain necessary understanding of how to verify a DUT and most importantly to get familiar with the EDA tools, that will help to get them well prepared before entering the industry as qualified verification engineers.
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| 开课院系 |
信息科学技术学院 |
| 通选课领域 |
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| 是否属于艺术与美育 |
否 |
| 平台课性质 |
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| 平台课类型 |
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| 授课语言 |
中文 |
| 教材 |
vijayarahgavan,SystemVerilog Assertions 应用指南,清华大学出版社,2006,张强,UVM实战,机械工业出版社,2016,SystemVerilog 验证 测试平台编写指南,克里斯.斯皮尔,科学出版社,2009, |
| 参考书 |
1；
1；
1；
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| 教学大纲 |
数字IC验证课程将会介绍常用验证的方法，比如Assertion，Verification IP，SystemVerilog以及UVM等基本知识，结合对应lab实验达到理论理解和实际应用的入门级实战目的。
具体教学学时分配如下：
一、验证语言与验证方法学简介 （8学时）
1.验证概述
2.验证背景知识
3.验证EDA工具的供应商和主流验证工具介绍
4.设计/验证语言
5.验证方法学
6.验证工作流程
二、UVM 基础入门 （20学时）
Session 1
1.UVM概述
2.UVM TestBench基本架构介绍
3.UVM类库介绍
4.UVM report机制
Session 2
1. UVM Object类型介绍
2. UVM Component类型介绍
3. UVM TLM
Session 3
1.UVM Sequence
2.为什么要使用UVM Sequence
3.如何创建Sequence
4.怎样启动Sequence
5.Sequence的高级应用
6.UVM Register Model
Session 4
1.UVM Configure
2.UVM Configdb Usage
3.UVM Factory
4.UVM Field Automation
5.UVM Callback
6.UVM Event
三、逐步搭建 UVM TestBench （Lab实验）（12学时）
1. 搭建一个简单的UVM环境
2. 插入report messages
3. 编译环境
4. 进行仿真及观察结果
5. 在环境中添加data、sequencer及driver classes
6. 编译并仿真环境，并观察对应的效果
本课程以课堂讲授结合上机实验方式授课
成绩评定根据实验完成情况和期末实验报告综合评定
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| 教学评估 |
贾嵩：
学年度学期：17-18-3，课程班：数字集成电路验证方法学1，课程推荐得分：null，教师推荐得分：null，课程得分分数段：80及以下；
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